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Temario del curso
Fundamentos de la Arquitectura RISC-V y descripción general del ecosistema
Panorama del ISA de RISC-V y adopción industrial
- Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Registro de registros (Register File), Ordenamiento de bytes
- Comparación con ARM, x86 y POWER: compromisoss para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de memoria y cumplimiento de ABI
- Especificación de Arquitectura No Privilegiada: mapa de registros de estado de control (CSR), manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento de ABI para la portabilidad binaria multiplataforma
- Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en ensamblador RISC-V y toolchain del compilador
Programación de instrucciones de bajo nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y Operaciones atómicas (A)
- Estrategias de programación conscientes del ancho de palabra para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas de software embebido y en tiempo real
Competencia con la toolchain del compilador
- Toolchain de compilador basada en LLVM: Clang, LLVM y Binutils para compilación cruzada en RISC-V
- Scripts de enlace, secciones y configuración del layout de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código basado en perfilamiento
- Flujos de trabajo para el desarrollo de toolchains de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de sistemas embebidos y sistemas operativos en tiempo real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin costo, gestión insegura de memoria y desarrollo bare-metal
- Entornos No-Std: linkers personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
- Desarrollo de BSP (Board Support Package) de Zephyr RTOS y Buildroot para objetivos RISC-V
- Interfaz de periféricos: GPIO, I2C, SPI, UART y programación del controlador DMA
Optimización de energía y rendimiento
- Gateado de reloj, gestión de dominios de alimentación y optimización de modos de bajo consumo
- Análisis de rendimiento preciso en ciclos con simuladores de perfilado y contadores de rendimiento de hardware
- Ajuste de latencia de interrupción en tiempo real para aplicaciones críticas en seguridad
Desarrollo del kernel de Linux y bootloader para RISC-V
Ecosistema de firmware de arranque y bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de bootloader
- UEFI/EDK II en RISC-V: desarrollo del stack moderno de arranque de firmware
- Porting de Coreboot y U-Boot para computadoras de placa única con RISC-V
Integración del kernel de Linux
- Contribuciones al kernel principal de RISC-V: overlays de árbol de dispositivos, topología de CPU y desarrollo de controladores de controlador de interrupciones (AIA)
- Desarrollo de BSP de proveedores y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistemas de archivos, stack de red y soporte de contenedorización (Docker, Kubernetes) en hosts RISC-V
Diseño de SoC RISC-V y prototipado con FPGA
Arquitectura de SoC multinúcleo e integración
- Metodologías de diseño de Network-on-Chip (NoC) para procesadores multicore RISC-V
- Coherencia de caché y protocolos de comunicación entre procesadores Axi4/CHI
- Integración de IP de código abierto: OpenCores, Framework ChIPS y componentes RTL de proveedores
- Diseño de matriz de bus e integración del controlador de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de procesadores basado en FPGA
- Síntesis y implementación de FPGA del núcleo RISC-V (por ejemplo, BOOM, VexRiscv, PULP)
- Assertions de SystemVerilog (SVA) y metodología de verificación funcional basada en UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones vectoriales de RISC-V y aceleración específica por dominio
Profundización en la extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-acumulación fusionada vectorial (VFMA) y aceleración de cálculos matriciales
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de instructivos personalizados DSP y específicos por dominio
- Diseño de aceleradores específicos por dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de particionamiento hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Machine Learning periférico en RISC-V
Diseño e integración de NPU para procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): matrices sístolicas, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantización de modelos (INT8, INT4, FP8) para implementación periférica en RISC-V
- Compatibilidad con frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación heterogénea para cargas de trabajo de IA
- Codiseño del CPU anfitrión RISC-V con la NPU aceleradora de IA para pipelines de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y energético para sistemas de inferencia de IA periféricos
Seguridad de hardware y computación confidencial en RISC-V
Protección de memoria física y ejecución confiable
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Enclave seguro/TEE para RISC-V: integración de OP-TEE, entornos de ejecución confiables de clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración criptográfica
- Extensiones criptográficas de RISC-V (Zk, Zkr, extensiones K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques de canal lateral: programación de tiempo constante, enmascaramiento y generadores de números aleatorios de hardware
Arquitectura personalizada avanzada y diseño de extensiones ISA
Arquitectura específica por dominio y extensiones de instrucciones personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de presentación a RISC-V International
- Diseño de archivos de registros personalizados con CBAR (Registros de dirección base personalizada) para el envío de operandos
- Pipelining de instrucciones, detección de riesgos y modificaciones de tubería para extensiones personalizadas
Verificación y aprobación de modificaciones arquitectónicas personalizadas
- Diseño de bancos de pruebas para extensiones personalizadas: generación de estímulos dirigidos vs. aleatorios con restricciones
- Marcos de prueba de regresión y verificación dirigida por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: garantizar que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones de RISC-V críticas para la seguridad y automotrices
Cumplimiento de seguridad funcional y estándares automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos lockstep y protección de memoria para sistemas RISC-V críticos en seguridad
Aplicaciones industriales en tiempo real y computación periférica
- Cumplimiento SIL de IEC 61508 y programación determinista en plataformas multicore RISC-V
- Desarrollo de gateways IoT industrial con RISC-V: conectividad, análisis periférico y sistemas de actualización de firmware OTA
Proyecto final: Desarrollo completo del sistema RISC-V
Proyecto de ciclo de vida completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de pruebas UVM y cobertura de verificación formal
- Prototipado FPGA, desarrollo de firmware de arranque e integración del stack de controladores bare-metal
- BSP de Linux y personalización de la toolchain para el núcleo RISC-V personalizado
- Implementación de cargas de trabajo de IA: integración de NPU, cuantización de modelos y benchmarking de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y benchmarking de aceleración criptográfica
- Documentación de la arquitectura técnica, análisis de estrategia IP y presentación al equipo multifuncional
21 Horas
Testimonios (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
