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Temario del curso
Fundamentos de Arquitectura RISC-V y Visión General del Ecosistema
Panorama de ISA RISC-V y Adopción Industrial
- Filosofía de ISA abierta y panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Archivo de Registros, Orden de Bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogéneas
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio open-source
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento ABI
- Especificación de Arquitectura No Privilegiada: mapa de CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento ABI para portabilidad binaria entre plataformas
- Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain de Compiladores
Programación de Instrucciones de Bajo Nivel
- Instrucciones base enteras (I), Multiplicación/División (M), extensiones de operaciones atómicas (A)
- Estrategias de programación conscientes del ancho de bits para destinos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión de marcos de pila para sistemas embebidos y de tiempo real
Dominio de la Toolchain de Compiladores
- Toolchain de compilador basada en LLVM: Clang, LLVM, Binutils para compilación cruzada RISC-V
- Scripts del enlazador, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrinsics del compilador, niveles de optimización y ajuste de código impulsado por perfilado
- Flujos de trabajo de desarrollo de toolchains open-source: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin costo, gestión insegura de memoria y desarrollo bare-metal
- Entornos No-Std: enlazadores personalizados, desarrollo de controladores de dispositivos y E/S mapeado a memoria
- Desarrollo de BSP para RTOS Zephyr y Buildroot para destinos RISC-V
- Interfaz con periféricos: GPIO, I2C, SPI, UART y programación de controladores DMA
Optimización de Energía y Rendimiento
- Gateado de reloj, gestión de dominios de energía y optimización de modos de bajo consumo
- Análisis de rendimiento cíclicamente preciso con simuladores de perfilado y contadores de rendimiento de hardware
- Ajuste de latencia de interrupciones en tiempo real para aplicaciones críticas en seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de bootloader
- UEFI/EDK II en RISC-V: desarrollo del stack de arranque de firmware moderno
- Puerto de Coreboot y U-Boot para computadoras de placa única RISC-V
Integración del Kernel de Linux
- Aportaciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos, topología de CPU y desarrollo de controladores de interruptores (AIA)
- Desarrollo de BSP para vendedores y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistemas de archivos, stack de red y soporte de contenedorización (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado FPGA
Arquitectura y Integración de SoC Multinúcleo
- Metodologías de diseño Network-on-Chip (NoC) para procesadores multinúcleo RISC-V
- Coherencia de caché Axi4/CHI y protocolos de comunicación entre procesadores
- Integración de IP open-source: OpenCores, ChIPS Framework y componentes RTL de vendedores
- Diseño de matrices de bus e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis e implementación de núcleo RISC-V en FPGA (por ejemplo, BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica de Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-acumulada fusionada vectorial (VFMA) y aceleración de cálculos matriciales
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada según la carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de Instrucciones Personalizadas DSP y Específicas de Dominio
- Diseño de aceleradores específicos de dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para generación de instrucciones personalizadas y emisión de código
- Estrategias de particionamiento hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Aprendizaje Automático Perimetral en RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): matrices soplísticas, núcleos tensor y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantificación de modelos (INT8, INT4, FP8) para implementación perimetral en RISC-V
- Compatibilidad con frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en destinos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU host RISC-V con NPU acelerador de IA para pipelines de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión de ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y energético para sistemas de inferencia de IA perimetral
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución Confiable
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración OP-TEE, entornos de ejecución confiables clase SEV
- Seguridad en la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques por canales laterales: programación de tiempo constante, enmascaramiento y generadores de números aleatorios hardware
Diseño de Arquitectura Personalizada e ISA Avanzada
Arquitectura Específica de Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de presentación de especificación a RISC-V International
- Diseño de archivo de registros personalizado con CBAR (Registros de Dirección Base Personalizada) para despacho de operandos
- Pipelining de instrucciones, detección de hazard y modificaciones de pipeline para extensiones personalizadas
Verificación y Validación Final de Modificaciones de Arquitectura Personalizada
- Diseño de testbench para extensiones personalizadas: generación dirigida vs. estímulo aleatorio acotado
- Frameworks de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: asegurar que las instrucciones personalizadas funcionen dentro de los límites ABI establecidos
Aplicaciones Automotrices y de RISC-V Críticas en Seguridad
Cumplimiento de Seguridad Funcional y Estándares Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo de interrupciones determinista, pares de núcleos en lockstep y protección de memoria para sistemas RISC-V críticos en seguridad
Aplicaciones Industriales de Tiempo Real y Computación Perimetral
- Cumplimiento SIL de IEC 61508 y planificación determinista en plataformas multinúcleo RISC-V
- Desarrollo de gateways IoT industriales con RISC-V: conectividad, análisis perimetral y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo Integral de Sistemas RISC-V
Proyecto de Ciclo de Vida Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con testbenches UVM y cobertura de verificación formal
- Prototipado FPGA, desarrollo de firmware de arranque e integración del stack de controladores bare-metal
- BSP de Linux y personalización de toolchain para el núcleo RISC-V personalizado
- Despliegue de cargas de trabajo de IA: integración NPU, cuantificación de modelos y evaluación de rendimiento (benchmarking)
- Validación de seguridad: cumplimiento PMP, arranque seguro y benchmarking de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación al equipo multifuncional
Requerimientos
Ninguno.
21 Horas
Reseñas (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
